變頻器一體化廢水處理設(shè)備購

2）硬件乘法累加操作（ MACs ） 

　　GPPs 起初并不是為繁重的乘法操作設(shè)計的，把 DSPs 同早期的 CPPs 區(qū)別開來的*個重大技術(shù)改進(jìn)就是添加了能夠進(jìn)行單周期乘法操作的專門硬件和明確的 MAC 指令。數(shù)字信號處理中zui重要的一個基本運算是乘法累加運算，也是zui主要和zui耗時的運算，因此，單周期的硬件乘法器（ MUL ）是 DSPs 芯片實現(xiàn)快速運算的保證。 DSPs 芯片可以單周期完成乘法累加運算，大大提高了運算速度。而 DSPs 芯片的指令基本上都是單周期指令，因此單周期指令執(zhí)行時間可以作為衡量 DSPs 芯片性能的一個主要指標(biāo)。現(xiàn)代高性能的 DSPs 芯片甚至具有兩個以上的硬件乘法器用以提高運算速度，數(shù)據(jù)寬度也從 16 位增加到 32 位。

　　3）多個并行處理單元 

　　DSPs 內(nèi)部一般都集成了多個處理單元，如硬件乘法器（ MUL ）、累加器（ ACC ）、算術(shù)邏輯單元（ ALU ）、輔助算術(shù)單元（ ARAU ）以及 DMA 控制器等。它們都可以并行地在同一個周期內(nèi)執(zhí)行不同的任務(wù)，例如輔助算術(shù)單元能為下一次的運算做好準(zhǔn)備，適合于完成連續(xù)的乘加運算。 DSPs 芯片內(nèi)部還包括有其他總線，如 DMA 總線等，可實現(xiàn)數(shù)據(jù)的后臺傳輸而幾乎不影響主 CPU 的性能的有 FFT 的位反轉(zhuǎn)尋址，語音的 A 律， μ 律算法等。

    為了提高并行處理能力，現(xiàn)代 DSPs 芯片通常采用單指令多數(shù)據(jù)流結(jié)構(gòu)（ SIMD ）、超長指令字結(jié)構(gòu)（ VLIW ）、超標(biāo)量體系結(jié)構(gòu)、多 DSP 核體系結(jié)構(gòu)和 DSP ／ MCU 混合結(jié)構(gòu)，這些并行處理機(jī)制大大提高了 DSPs 芯片的性能。 

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